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3D语音芯片堆叠技术时代来临

发布日期:[2019-07-18 16:46]    共阅[]次

三维(3D)语音芯片堆叠的设计风潮蓄势待发,准备狂扫半导体产业。台积电(TSMC)日前表示已完成全球首颗3D语音IC封装成功,并预计于2021年量产,为3D语音语音IC发展画下新里程。

3D语音语音IC设计撑起后摩尔时代

数据中心、人工智能(AI)、5G、虚拟货币挖矿等新兴技术,要求更快的处理速度、低延迟,以及更多的功能,对于微缩制程技术的需求更胜以往。举例来说,虚拟货币进行译码就需要高运算,而高运算会产生耗电、散热问题与结构问题,因此就需要采用先进制程,帮助相关应用以高运算、低耗电的方式实现,也因此半导体产业一直积极追求微缩制程设计。然而,产能、建置成本与技术难度越高,负担得起的客户数量也将随着减少,半导体产业也对于摩尔定律是否走向历史存疑。

总所周知,摩尔定律仍持续往前走的原因在于过往看到在更小硅芯片制程可塞入更多组件,不过组件越小、密度越高,将造成更多功耗与热的问题。当制程走到物理极限之后,已无法继续在如此小范围空间中,采取相同的做法,因为此举将不断垫高制造及研发成本,例如光刻机(EUV)本身造价就已相当昂贵,若要拍摄更细微的语音语音IC画面,就要采用双重曝光(Double Patterning),甚至是三重曝光(Triple Patterning),此造价更是难以想象,不仅如此良率表现也不佳。

因此,在后摩尔时代(More than Moore),朝着将芯片迭高的方式,改善制程成本及物理限制,也就是在硅上面不断迭加硅芯片的3D语音IC封装设计手段。3D语音IC封装需要解决诸多问题,首先满足高运算量会产生电源(IR)问题,因为语音语音IC内的金属线路非常细,电流通过会造成很大的损耗;其次是时间差(Timing)问题,高速运算过程中,语音IC内部必须同步传递讯号,否则就会出现数据或电源错误问题。因此,对于语音IC内部不容易解决的热问题,就会在封装或系统层级处理,使得3D 语音IC封装成了先进制程发展非常重要的一环。

相较于过去积极追求芯片制程微缩,3D语音IC设计更需要同时考虑封装与芯片系统之间的整合效益。也因如此,2012年台积电发表CoWoS技术,从系统层级的设计角度自行整合封装,将语音IC制造的尺寸与功能发挥到极限。

整体而言,目前3D封装技术可分为两种类型,一种是类似CoWoS的封装方式,基本上是2.5D制程或称异质性整合,另一种则是标准的3D封装技术,如同InFO以及So语音IC封装。以应用区分两者最大差别在于,2.5D较适用于高速传输设计,而3D封装则是适用于射频(RF)类型的应用。
 

TSMC布局3D语音IC马不停蹄

随着EDA工具的推陈出新,台积电发展3D语音IC的进程更是马不停蹄。日前台积电于2019年VLSI技术及电路研讨会发表两篇关于3D语音IC技术的论文,展示系统整合芯片(So语音IC),使用已知良好裸晶在生产线前端制造创新3D异质整合技术。So语音IC是一种运用TSV(Through Sil语音ICon Via)和晶圆(Chip-on-wafer)接合制程来支持多芯片的堆栈,并提供无突起(Bumpless)接合结构,以实现更佳的效能,对高度复杂、要求严苛的云端和数据中心应用而言,能提供更高的电源效率和效能。

此次活动发表的两篇论文,介绍了小芯片装置与So语音IC的整合,相较于2.5D和使用微凸块/TSV的传统3D 语音IC在高带宽密度和高功率效率下的优点。一篇以「适用于高效能运算的7nm 4GHz Arm核心CoWoS小芯片设计」论文为题,详细介绍CoWoS先进封装解决方案中的7纳米双小芯片系统。每个小芯片内建运作频率4GHz的Arm核心以支持高效能运算应用,芯片内建跨核心网状互连运作频率可达4GHz,小芯片之间的链接则是透过台积电独特LIPINCON(Low-voltage-In-Package-INterCONnect)技术,数据传输速率达8Gb/s/pin,并且拥有优异的功耗效益。

另一篇「3D多芯片与系统整合芯片(So语音IC)的整合」论文则是揭露了完整的3D整合技术,此项系统整合芯片解决方案将不同尺寸、制程技术、以及材料的已知良好裸晶直接堆栈在一起。相较于传统使用微凸块的三维集成电路解决方案,台积电的系统整合芯片的凸块密度与速度高出数倍,同时大幅减少功耗。

此外,系统整合芯片是前段制程整合解决方案,在封装之前连结两个或更多的裸晶。因此,系统整合芯片组能够利用台积电的InFO或CoWoS的后端先进封装技术来进一步整合其他芯片,打造一个强大的「3D×3D」系统级解决方案。




 

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